基于双核DSP标清视频编码器的实现与优化

来源 :中国通信学会第五届学术年会 | 被引量 : 0次 | 上传用户:liongliong603
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基于ADSP-BF561双内核处理器设计一种并行算法来实现MPEG-4视频编码器,并使之具备对4CIF视频图像序列实时编码的能力。针对双核处理器与MPEG-4算法结构特点,以减少双核处理器间的同步与通信开销为原则,制定了双内核处理器的分工与通信设计方案。通过调整数据传输与内存分配策略,进一步提高双核之间的通信效率。采用以图像宏块为单位循环并发流水线处理的方式来分割编码器,使得处理任务均衡分配到两个处理器中,避免单个处理器的溢出。此外,将MPEG-4编码器基于uCliux下实现。实验结果表明BF561两处理器处理速度均工作在600MHz,编码器对4CIF图像序列编码,量化值为3,可达到25fps,系统工作稳定。
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