采用信道编码技术来提升通信系统抗干扰性一直以来都是非常有效的技术手段，基于香农定理，如果对于一个给定的信道，一定存在一个信息传输速率的上限，这个上限称为信道容量，如果信息传输的速率小于这个上限，而且在接收端译码时是基于最大似然的译码思想，那么总是存在一种编码方法，使得接收端的误码率为零。1962年Gallager首次提出了低密度奇偶校验码(LDPC)的概念，由于校验矩阵中非零元素的占比很小而得名，码长较长时，LDPC码的性能距离香农限只有0.0045dB，成为性能最接近香农限的码字。　　但是对于中短码长，二进制LDPC码的性能损失较大，于是，1998年，Davey和Mackay提出了多元域GF(q)上的LDPC码，称为多进制LDPC(Non-Binary LDPC，NB_DPC)码，与二进制LDPC码相比，多进制LDPC码具有以下几点优势:(1)多进制LDPC码具有更好的纠错能力;(2)多进制LDPC码更利于和高阶调制及多天线技术相结合;(3)多进制LDPC码更适合高速率传输系统;　　可是，多进制LDPC码需要处理的信息量大幅增加，这就导致了多进制LDPC码编译码器的复杂度大幅提升。本文对多进制LDPC码的性能，复杂度，吞吐率进行了深入研究，提出了面向复杂度以及高性能高吞吐率的译码器结构，并且研究了无线射频芯片非理想特性，本文的主要工作及贡献如下:　　1.本文首先针对多进制LDPC码设计了一种无短环的准循环校验矩阵，可比相同码长的传统LDPC码提升0.5dB性能增益;　　2.在传统的架构中，对于度数为dc的校验节点，传统的方案是需要3*(dc-2)个ECN来完成计算，导致多进制LDPC码译码器复杂度高，本文提出了一种新型的双时钟共享资源架构，利用高频时钟驱动基本校验单元ECN，一个校验节点只需要一个ECN便可以完成所有目标值的更新，提出的双时钟架构的校验节点中ECN数量减少为原来的1/12，吞吐率下降2.8倍，译码器的设计质量提高4.2倍，这种双时钟方案易于扩展，适合于资源有限，对吞吐率要求不高的场合;　　3.本文在对传统迭代算法收敛过程及陷阱集分析的基础上，提出了一种针对多进制LDPC码的双层迭代算法，迭代过程中，在校验节点和变量节点信息更新完毕后，需要用当前变量节点的值刷新信道存储器中的当前信息，通过提前截断内层循环可以避免算法进入陷阱集，结果表明新提出的双层迭代EMS算法(DI_EMS)在不需要增加资源消耗和时间消耗的前提下，比传统的EMS译码算法能够带来至少0.6dB的编码增益;针对ECN实现，本文采用双层简化的结构，同时提出了等符号候选向量低概率置零的预处理算法，可以在不损失性能的前提下，减少候选单元的选择范围，从而有效降低译码器复杂度;最后，为了提高译码器的吞吐率，本文采用了两帧数据同时译码的方案，在变量节点正在处理第一帧数据时，校验节点正在处理第二帧数据，这种交叉处理的结构，可以成倍提高资源的利用率，结合校验节点局部并行的策略，该译码器吞吐率提升为传统架构的5.2倍;　　4.从多进制LDPC码与射频收发链路接口的角度出发，本文还针对射频芯片内部存在的非理想因素，包括I/Q通道的Gain Imbalance，Phase Imbalance和DC_offset，分析了其物理机制和形成原因，并针对性地提出了非理想参数估计与补偿方法，最后，设计了基于FPGA的校准补偿算法的实现平台，测试结果表明，所设计的系统对镜像信号的抑制可以到-48dB，有15dB的性能优化，对载波泄露的抑制可以达到-46dB，有18dB的性能优化，校准补偿算法性能优异，鲁棒性强，可以有效的对抗外部环境的变化。