算术逻辑部件作为微处理器中最重要和最常用的运算部件之一,它的速度与功耗对整个微处理器性能具有很大的影响。采用全定制方法设计的算术逻辑部件速度快、功耗低、面积小,具有广泛的应用价值和重要的实践意义。本文研究了高性能算术逻辑部件的全定制设计方法。文章从部件的算法、逻辑结构、电路参数、物理版图等多个层次进行设计优化,在0.18μm CMOS工艺下实现了一款64位高性能算术逻辑部件,并对该部件的测试方法进行研究。论文研究成果包括以下几点:一、提出“性能向量”的概念,用来定量衡量核心加法器的性能;根据“性能向量”的理论指导,构造出一种优化的高速并行加法器算法,该算法结合了并行前缀与进位选择加法器算法的优点,具有较好的综合性能;二、使用“逻辑功效”对电路关键路径进行理论分析,依此确定晶体管理论上的最佳尺寸;在此基础上采用静态时序分析对电路模拟分析,进一步优化调整尺寸,并总结出基于时序分析的电路优化算法。结果证明,这种理论与实际结合的优化策略具有较好的效果;三、典型条件下,所实现版图关键路径延时1.38ns,平均功耗45.3mW,版图面积0.05112mm2,达到了较小的延时、功耗和面积;四、针对所设计的算术逻辑部件,研究了一种独特的内建自测试方法,只需较少的测试向量就可实现该部件100%的故障覆盖率,具有很高的效率和较低的代价。