从VCD时代的MPEG1到DVD时代的MPEG2，视频压缩技术在学术界和产业界的共同推动下不断进步，而网络时代和多媒体时代的来临对则视频压缩提出了更高的要求。2003年5月由国际标准化组织ISO、国际电信联盟ITU-T和国际电工委员会IEC共同发布的H.264/AVC(MPEG-4part10)是最新的视频压缩国际标准，与H.263和MPEG4相比，由于采用了多项提高图像质量和增加压缩比的技术措施，H.264可以仅用一半的数据量达到相同的图像质量，具有很高的编码效率，而且具有较强的抗干扰性，容易获得平稳的图像质量，其应用前景非常广阔。 H.264标准把算术编码作为其两个熵编码方案之一，称为基于上下文的自适应二进制算术编码(CABAC)，另一方案为基于上下文的变长编码(CAVLC)。CABAC可以为H.264节省9﹪～14﹪的码率，但是它的算法非常复杂，其软件运算时间为传统变长编码的3倍，使得采用CABAC的软件和嵌入式系统无法胜任高分辨率应用场合的实时编码，因此有必要为CABAC设计专门的硬件结构。 在前人工作的基础上，本文为CABAC提出一种针对VLSI芯片应用的架构设计，该结构拥有6级流水线，采用了一种有效的上下文管理机制，在区间划分与重整及字节封装与输出环节上做了改进，从而进一步提高了工作频率，同时通过采用合理的电路结构减少了电路面积。 本设计使用VerilogHDL描述实现，经Modelsim仿真并由SynopsysDC综合，最终用XILINX的ISE整合至FPGA器件XC2S300E-6PQ208C完成硬件验证工作，验证工作是在一块集成了XILINXFPGA和TIDSPDM642的开发评估板上进行的。 在VLSI应用中，本设计可以在0.18微米工艺下达到最高364MHz的理论工作频率，从而能够满足高分辨率视频的实时压缩要求。