应用于3D NAND FLASH控制逻辑的MCU设计与实现

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随着视频和大数据等应用行业的发展需要,人们对低成本、大容量的NAND FLASH存储器的需求日益增长,NAND FLASH存储器由存储体和控制逻辑两部分组成,其中控制逻辑跟存储体的存储机制以及工艺参数密切相关。随着平面NAND FLASH工艺尺寸微缩难度逐渐增大,行业逐渐把研究方向转向了可堆叠的3D NAND FLASH,而由于3D NAND FLASH的存储体堆叠层数很多,集成度更高,导致其控制逻辑电路的设计也愈加复杂,不同存储体由于工艺参数不同,控制逻辑不能通用,因此,每一次的3D NAND FLASH存储工艺发展,控制逻辑都得重新设计,其设计复杂度与设计周期、成本越来越不能满足应用的需求。本文面向3D NAND FLASH,基于国内知名存储公司YMTC的FLASH工艺线,尝试进行基于MCU架构的控制逻辑研究与设计。为了满足控制逻辑对该工艺线下不同存储体的兼容性,以及未来工艺升级时,控制逻辑也能很好移植的灵活性,本文完成了基于MCU方案控制逻辑的设计及优化。首先,本文设计了双核MCU的控制逻辑架构,双核并行执行提高其控制效率;接下来,本文深入研究该工艺线下不同存储体的存储机制,进行了MCU RISC指令集设计,具体包括基于共性的细粒度存储操作,设计成指令的操作码,跟具体存储工艺寄生参数相关的,实现成指令操作数。同时结合FLASH具体操作对数据转移指令及条件分支指令进行了优化;紧接着,我们进行了该MCU内核设计,包括算术逻辑单元、寄存器和控制器等,并对数据通路做三级流水处理,提高存储芯片操作的执行效率。最后,本文基于所设计的控制逻辑电路实现了3D NAND FLASH的读、写、擦除操作的仿真验证。在功能验证通过之后对MCU进行ASIC实现,在YMTC 0.18μm工艺下综合,芯片面积为243972,在50MHz的工作频率下功耗为2.3099m W。通过与业界存储器作对比,本文所设计的基于MCU方案的控制逻辑对存储器的读、写、擦除操作时间已经达到甚至超过业界先进水平。
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