极化码被证明具有比LDPC、Turbo码更优的纠错性能,但是其译码算法还存在复杂度及译码延迟较高的缺点,使得译码器的硬件实现结构复杂、吞吐率低。针对极化码硬件译码器所存在的问题,本论文完成了以下工作:第一,提出了一种新型的译码器处理单元结构—节点互联处理单元,通过处理单元中F节点与G节点中间运算结果的互联减少G节点“符号数-补码”转换和“补码-符号数”两个转换电路,同时利用简单门级电路替换F节点中的绝对值比较单元,有效降低了硬件资源消耗;第二,针对硬件译码器上下半区互相独立的特点,采用了比特宽度量化技术,通过减小硬件译码器内部运算值的大小,减少存储宽度,从而进一步降低硬件资源消耗;第三,结合流水线架构,以译码层中插入寄存器的方式,缩短硬件译码器内部信号连线长度以降低线路延迟,提高硬件译码器可支持的最大时钟频率,从而提高译码器的处理速度和吞吐率;最后,基于所提出的处理单元结构及优化技术,针对极化码中的连续抵消译码算法和连续抵消列表算法,本文在FPGA上分别实现了对应的硬件译码器,并详细测试了硬件译码器的纠错性能、资源消耗、最大频率。实验结果表明:所提出的处理单元结构所需硬件资源比常规处理单元降低了30.8%;以此为基础设计的SC硬件译码器,在码长大于2~7比特时所需硬件资源降低了20%,最大频率提高了5%;所设计的SCL硬件译码器所需硬件资源降低了20%,最大频率提高了20%。