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FPGA凭借其现场可编程特性,具有设计风险低、上市周期短以及灵活性好等优点,因此被广泛应用于数字电路设计领域。而FPGA为此付出的代价是与专用集成电路相比,其所占用的面积以及电路延时是ASIC电路的数倍至数十倍。具体而言,FPGA中的布线资源占用了芯片的大部分面积,且布线资源造成的延时是电路延时的主要来源,随着芯片的特征尺寸越来越小,集成度越来越高,布线资源造成的延时所占的比重越来越大。另外,随着集成度的提高以及工作电压的降低,FPGA也更容易受到单粒子翻转的影响。为提升FPGA的性能,本文研究了FPGA互连结构的改进以及FPGA CAD流程中布线算法的优化。传统的互连资源一般可分为水平和垂直布线通道两种,但是实际电路中需要互连的两个逻辑单元经常不在同一条水平或者垂直线上,而连接这两个逻辑单元也只能使用水平竖直线段,这就降低了布线资源的利用效率并使电路速度更慢。针对传统结构的不足,本文提出了一种基于六边形蜂窝状的FPGA布线结构HC-FPGA,与传统结构相比,该结构的显著特征是其基本单元为六边形,且提供了三个方向的布线通道,而使每个逻辑单元块可以与其周围6个其他逻辑单元块相邻,从而满足线网多方向性连接的需求,提升互连效率。以20个最大的MCNC例子的平均面积延时积作为评估标准,HC-FPGA结构比传统结构性能好11.9%。基于SRAM的FPGA应用于航空航天等领域时,芯片很容易受到高能粒子的轰击而使SRAM单元的存储值发生翻转,从而使电路功能发生错误,这种影响随着芯片集成密度的增大以及工作电压的降低而更加明显。本文对FPGA CAD流程中的布线模块进行改进,提出了一种抗辐射算法ASEU布线算法,并利用错误注入平台在FPGA芯片上进行测试,实验结果表明ASEU布线算法可以将错误几率减少20%,且不需要增加额外的硬件资源或引入电路冗余。