本文系统地论述了基于可重组体系结构的密码芯片设计的全过程，文章首先阐述了该设计的课题背景，给出了使用HDL方法设计密码芯片的特点和研究思路，然后对芯片的设计环境作了简要说明，并对密码算法进行了简单介绍。在此基础上详细讨论了基于可重组体系结构的密码芯片设计方法和各电路实现的结构图，包括算法电路、可控节点寄存器堆、译码电路、接口电路和主控模块电路等。通过对各个模块设计过程的介绍，阐明了使用HDL语言设计超大规模集成电路的一般特点。 本文所阐述的密码芯片在Altera公司的APEX20KE FPGA上进行了测试。工作频率达到了40MHz，占用了3万个LE.，利用Altera器件的ESB资源，采用内置RAM和内置ROM设计方法，用一片芯片即可实现整个系统的功能，充分体现了SOPC的设计方法和理念，对芯片的仿真和测试均证明芯片功能正确，表明基于可重组体系结构这一重要思想在密码芯片设计中具有特殊的意义。 该芯片的设计遵循HDL设计方法学的一般方法。在Innoveda的Visual HDL设计平台上用HDL语言完成了设计输入，使用Modelsim仿真器完成了功能仿真，使用Synopsys的FPGA CompilerⅡ进行了基于Altera FPGA库的网表综合，最后将EDIF网表输入Altera的布局布线工具QuartusⅡ中进行了布局布线，将生成的sdo文件反标到Modelsim仿真器中进行了时序仿真，该设计的成功，再一次表明了HDL设计方法的正确性和有效性。