我国航天航空事业正在飞速发展,航天器对于高性能且具有抗辐射能力的集成电路(integrated circuits,简称ICs)的需求十分迫切。随着半导体工艺的不断进步,器件尺寸不断减小,节点电容和工作电压不断降低,时钟频率不断上升,单粒子效应(Single Event Effect,简称SEE)已逐渐成为空间集成电路发生软错误的主要原因。因此,在纳米工艺下对SEE的研究十分重要。本文针对65nm CMOS体硅工艺,研究了单管受到粒子轰击时的SEE的物理机理,并对加固技术的优缺点进行了分析,然后结合电路设计和版图设计,提出了反相器链、锁存器和SRAM单元加固结构。本文主要取得了如下几个方面的研究成果:(1)研究了N阱掺杂浓度发生变化时对单粒子瞬态(Single Event Transient,简称SET)效应的影响,发现在适当范围内增加N阱的掺杂浓度,可以减弱PMOS管受到粒子轰击后产生的双极放大效应,从而增强PMOS管的抗辐射能力,这为工艺加固提供了一定的理论依据。对于针对单管进行加固的隔离技术,当截止的PMOS受到粒子轰击,使用隔离技术可以有效地抑制双极放大效应,在PMOS漏极产生的SET电压脉冲的振幅将会得到明显降低。然而当开启的PMOS受到粒子轰击,使用隔离技术将会导致PMOS的漏极出现瞬态电压负脉冲,这对于隔离技术的合理运用和改进具有良好的指导意义。(2)提出了两种抗SET的反相器链加固设计,即双输出反相器链和节点并行的反相器链结构。通过电路设计结合版图的合理布局,这两种反相器链结构均具备良好的抗SET性能。仿真结果显示,这两种反相器链结构能够有效地消除SET效应对电路的影响。此外,不论哪一级反相器的输出节点产生SET脉冲,只要不是最后一级,这两种结构都能够有效地消除脉冲,维持正确的输出。对比传统反相器链,使用隔离技术反相器链和使用C单元反相器链,在粒子以LET=60MeV·cm2/mg的能量,以60°角度,沿着不同方向入射的情况下,这两种反相器链结构均能够有效地消除SET脉冲。(3)提出了一种针对单粒子翻转(Single Event Upset,简称SEU)效应加固的锁存器加固结构。并行节点的电路结构设计以及利用隔离技术和电荷共享的版图设计,显著提高了锁存器的抗SEU性能。仿真结果显示,与已有的技术相比,粒子以LET=90MeV·cm2/mg的能量,在垂直入射以及在60°角度,沿着不同方向入射时,本文所提出的锁存器结构能够更好地抑制SEU。在P-轰击的情况下,不论受到轰击的PMOS是关断还是开启的状态,该结构都能保持正确的存储数据,并实现正确的输出。在N-轰击的情况下,该结构同样能够有效缓解粒子轰击对电路造成的影响,并且恢复到正确的状态。(4)提出了一种抗SEU的SRAM单元加固设计。本文针对Quatro单元,对电路结构进行了改进,并优化了版图设计。在电路性能方面,仿真结果显示,与Quatro结构相比,该结构的写速度提升了72.7%,功耗减小了70.8%,静态噪声容限(static noise margin,简称SNM)也得到了有效增强。在抗辐射性能方面,仿真结果显示,Quatro单元的SEU阈值仅在1.3MeV·cm2/mg和1.4MeV·cm2/mg之间,而提出的结构,在粒子能量达到LET=60MeV·cm2/mg时,本文所提出的结构仍具有SEU免疫力。通过以上研究可以在CMOS体硅工艺中的器件乃至集成电路单元的抗辐射加固方面形成完善和系统的SEE理论模型与加固策略,这对于从工艺与电路和版图设计角度进行集成电路的抗辐射加固具有良好的理论意义与应用价值。