低密度奇偶校验(Low-Density Parity-Check，LDPC)码是一种接近Shannon极限的信道编码，在极低的信噪比环境下仍能获得优异的误码率性能，目前已成为编码界的热门研究课题之一。本论文从理论研究和硬件实现两个方面对LDPC码进行了深入研究，并最终完成了LDPC码的编、译码硬件设计。在理论研究方面，论文首先研究了LDPC码的结构和几种校验矩阵的构造方法，包括Gallager码、半随机LDPC码、准循环LDPC(QC-LDPC)码，和非正则LDPC码。然后，详细分析了几种传统的编码算法以及基于近似下三角阵的有效编码算法。最后，在译码方面重点分析了和积译码算法和对数域的和积译码算法，并对译码过程中的量化问题进行了深入的研究，提出了一种有效的译码量化实现方案。该方案能够大大降低LDPC码译码硬件实现复杂度，且获得接近浮点译码的优异性能。在硬件实现方面，论文首先利用Matlab软件编程完成了LDPC码校验矩阵和生成矩阵的构造，然后对LDPC码编、译码进行了计算机仿真，并对所提出的译码量化方案进行了仿真验证。最后，运用Verilog HDL编程语言在ISE软件平台上，完成了LDPC内部并行编码器和基于对数域的和积译码器的硬件设计。