模数转换器(Analog to Digital Converter)是连通自然界信息与电子系统之间的桥梁。而基于标准数字集成电路工艺制造,性能功耗等各方面参数优良的高性能模数转换器是片上系统(SOC)非常重要的组成部分。对比几种常见结构类型的模数转换器,如Flash型、折叠内插型、SAR型以及其他类型结构,流水线结构模数转换器(pipelined A/D converter)更有效地适用在高速中高精度信号处理,无线通信和图形处理系统中,其中高采样速率的流水线A/D转换器因其具有较好的精度和功耗的折衷而广泛应用在高速数据采集方面。由于工艺失配和模拟单元设计存在理论偏差,流水线A/D转换器存在许多非理想效应,例如比较器失调电压、无采样保持结构前端网络失配、采样电容失配、运放(OTA)增益误差和失调、运放增益非线性误差等非理想效应。尽管一些非理想效应可以通过冗余位结构校正,如比较器失调。但电容失配,余量放大器有限开环增益,非线性等非理想因素限制使得流水线无法达到设计所需的效果,从而限制了其性能提高和应用。本论文设计了一款基于深亚微米CMOS工艺下的高速中精度流水线模数转换器,基于0.18μm工艺设计并实现。基于所提出的优化方法对中精度流水线结构模拟单元进行优化。经过投片并测试,证明了优化设计方法在不增加额外功耗和版图面积条件下可以有效提升A/D转换器性能。流水线结构A/D转换器的校准技术一直是近几年的研究热点,本论文针对目前两大类校准方法,确定性校准方法和统计性校准方法进行了研究。本文对比了不同的数字校准方法对于余量增益数模转换单元(MDAC)中的一阶增益误差、电容失配误差和增益非线性误差的校准方式,对已有算法技术的优势及不足进行分析。分裂(Split)型确定校准方法通过两通道分裂采样相同输入的方式进行校准,因其具有极快的收敛速度因而得到应用。但是其依赖相同输入的结构特征,使其在高速流水线应用中,时钟歪斜和版图失配会严重影响子通道匹配特性。本文提出一种补偿时间失配的Split结构算法,其适用于高速流水线模数转换器应用,而不需严格的时钟及采样网络版图匹配。仿真结果证明了其在高速条件下具有极大的时钟及版图失配容限,适用于高速流水线校准应用。统计性校准方式中主要依靠伪随机码(PN code)通过信号通路注入的方式分离误差系数。其校准周期较长,但几乎不增加模拟设计开销,也仅仅较小的改动模拟单元结构。但已有的统计性校准方法无法有效校准高量化位数MDAC结构中的电容失配问题,本文结合实际适用情况,提出了一种适合高量化位数MDAC分级下电容失配均衡的校准算法,同时也可以校准增益误差和非线性误差的影响。并给出理论推导和流水线结构建模分析。仿真结果表明,所提出的算法适用于高速高精度流水线A/D转换器中,提高了算法收敛速度,有效地提升了校准后流水线A/D转换器的动态性能。本文最后给出了一种低电源电压、16位100MSPS高速高精度流水线模数转换器,针对其中MDAC结构、OTA、自举开关、比较器等重要模拟单元,根据其所应用环境提出新的结构或优化方案,提高了其参数性能。结合前面提出的伪随机码注入数字后台校准技术,校准其增益误差、电容失配和非线性误差带来的影响,校准仿真结果证明其可以有效提升流水线A/D转换器的无杂散动态范围和有效位数。并给出后仿真结果和版图设计,证明所设计流水线A/D转换器满足基本设计需求,适用在高速高精度信号处理,无线通信和图形处理系统中。