CMOS频率综合器和锁相环(PLL)在现代无线通讯系统中的应用越来越广泛。便携式电子通讯系统要求锁相环低相位噪声、低功耗、低成本。为了减小功耗和面积,就要牺牲掉一部分的噪声性能,而好的噪声性能往往功耗较大成本较高。所以一般情况下锁相环在设计的过程中需要在这三者之间取折衷。本文以低功耗、小面积的频率综合器的设计和实现为目标,以“自上而下”(Top-Down)的设计流程为主线,分别从系统级和电路级设计入手,研究了频率综合器环路参数设计和噪声估计方法,并用SMIC0.13 um CMOS工艺设计了一个低压下工作的较高输出频率的频率综合器。在系统级设计方面,通过开环三阶s域模型的分析得到系统参数设计流程,并计算出满足系统稳定性的环路参数。为了实现小面积低功耗,电荷泵电流选取较小值,这样增加滤波器电阻值并减小电容从而减小面积。由于本文采用的是环形振荡器,噪声性能与LC谐振相比稍差,而系统对VCO的噪声传递函数是高通特性,所以本文在设计时选取了较大的带宽以抑制VCO噪声对系统的贡献。在VCO设计方面,分别从工作原理、常用的电路结构、噪声模型作详细的分析。根据噪声分析模型指导实际电路设计中的噪声优化。在电路设计方面,设计了一个工作在低电压下的电荷泵电路,并对其电流匹配进行了仿真验证。对于压控振荡器采用全差分对称负载延时单元,与单端环形振荡器相比,本文采用的结构对电源和衬底的噪声抑制能力较强,在输出多相位的同时能够得到更高频率的输出信号。对于环路滤波器中的电容采用连接电源的PMOS管实现,因为相比较地电源噪声干扰要小些。最后,采用电源电压为1.2V、SMIC 0.13um工艺实现了一个输出频率为528MHz和132MHz的频率综合器来进行验证,芯片中核心部分的面积为0.02mm,测试性能:输出为528MHz时,功耗仅为2.4mW,实现了低功耗的要求,相位噪声为-104dB/Hz@1MHz以及积分相位误差为15ps。