随着计算机和移动通信的迅猛发展,系统对高速高精度ADC的需求越来越多,ADC正向高速、高精度和低功耗的方向发展。流水线ADC能够在相对较低的功耗情况下,实现高采样频率和高精度,因此,流水线ADC成为现在研究的热门方向。在流水线ADC结构中,采样保持电路(sample/hold,S/H)往往作为模拟前端电路,因此,S/H电路的精度和速度就限制了ADC所能实现的精度和速度。所以为了实现高速高精度ADC,我们就必须研究高速高精度S/H电路。本文从S/H电路理论、S/H电路结构、S/H电路误差源、S/H电路建立模型、高性能采样开关及高速高增益运算放大器等方面探讨和研究了相关理论和电路实现,最后基于40nm CMOS工艺设计了12bit 300MS/s的采样保持电路。主要成果和结论包括:1.本论文系统性地对比了不同S/H结构的优点和缺点。在保证12bit精度和300MS/s采样频率的情况下,为了降低功耗,选择电容翻转型S/H电路作为最终使用的结构。2.本论文分析了S/H电路采样相的误差源和减小误差的常见方法。而采样开关是最重要的误差源。于是重点分析了高性能采样开关结构,最后设计了一种适合于本次应用的高速高精度栅压自举开关。3.本论文详细地研究了S/H电路建立过程以及它和运算放大器的关系。基于推导出的运放指标要求,选择使用增益自举运放作为本次采样的运放结构,并利用不同耐压MOS管混用的方式实现性能最优化。4.本论文基于上述理论研究和实现考虑,在40nm CMOS工艺下设计了12bit300MS/s的采样保持电路。仿真结果表明建立时间为1.37ns,SFDR为93.1dB,功耗为67.1mW。