65nm体硅CMOS工艺锁存电路单粒子效应研究与加固设计

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人类探索太空取得的成就与集成电路技术密不可分,卫星、飞船以及星际探测器等航天器中的系统都是由集成电路实现的。处于宇宙中的航天器面临的辐射环境越来越复杂,因此对集成电路可靠性的需求也不断增加,同时芯片上晶体管的密集度随器件工艺的进步而增加,单粒子效应成为了航空系统失效的主要原因。锁存器单元也是芯片中不可缺少的部分,对其进行抗辐射加固可有效降低集成电路发生软错误的概率。本文以65nm CMOS工艺为基础,对反相器加固进行研究,基于PMOS管对源隔离技术和体偏置效应进行仿真分析,然后对NMOS管进行加固仿真,并结合极性加固技术提出了一种锁存器单元加固结构。主要内容如下:(1)对航空器面临的复杂空间辐射环境以及产生的辐射效应进行介绍。然后简单介绍了单粒子效应分类以及粒子入射CMOS电路后电荷的产生与收集机制,最后从不同方面介绍了CMOS电路抗辐射加固方法。(2)对反相器进行加固研究。以反相器中的PMOS管为例,对源隔离技术进行仿真分析,研究发现源隔离技术可有效降低SET脉冲强度。轰击管与其相邻管之间的电荷共享效应会随着版图间距的增大而减弱,对N阱中的空穴电流密度进行分析发现,增大版图间距可降低相邻晶体管所收集的空穴数量,即降低了轰击管对相邻晶体管的影响。对体偏置效应进行仿真分析,发现随着体偏电压的降低SET脉冲的强度减弱。对NMOS管进行加固仿真,结果表明提出的加固电路可有效降低SET脉冲的宽度。(3)提出了一种以极性加固技术为基础的锁存器单元。该锁存器单元在输入端与输出端之间使用快速的数据通道,降低了数据传输延时。单元内部有六个存储节点,都采用了全NMOS管或全PMOS管对其进行包围加固,降低了敏感节点数量,并结合版图优化提高了锁存器单元的抗辐射性能。对锁存器单元进行错误脉冲注入,模拟粒子轰击源,结果表明该单元具有较好的抗多节点翻转的性能。
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