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随着信息技术的发展,计算机的应用越来越广泛,网络信息安全问题也随之愈显突出,并逐渐成为人们不容忽视的一个问题。而信息加密作为信息安全中一个最为有力的武器,正在发挥着重要的作用。DES(Data Encryption Standard)加密算法从成为加密标准到今天,已被运用到十分广泛的领域,但随着科技的发展,其已经被证实为不安全的算法。但其算法的延伸,即3DES算法的出现,极好地弥补了DES算法不安全的缺陷。利用3DES算法来替换DES算法无需对原系统做太大改动,这样既可提高系统的安全性,又可利用原有的资源进行更新再利用,进而提高资源的利用效率。而FPGA以其功能强大、开发过程投资少、周期短、保密性好、可反复修改和开发工具智能化等特点成为当今可编程逻辑器件电路设计领域首选的器件之一,因此,应用FPGA来设计和实现3DES算法具有重大的现实意义和广阔的发展前景。本文致力于设计一种基于FPGA的高速3DES加密系统。本文对3DES密码算法的硬件设计与实现进行了深入研究。为了保证系统能够实现高速,本文在分析和研究算法原理的基础上,结合DES/3DES加密算法的特征,采用了全流水线结构设计,提高了系统的时钟频率和吞吐量。根据此实现方案,本文提出了基于3DES算法的加/解密集成电路的一系列设计方法,包括3DES加密芯片的体系结构设计方法以及各个子模块的电路设计方法,并结合FPGA的特点对各子模块进行了详细分析,解决了3DES算法设计中高速实现的硬件实现问题,使系统的整体加解密速度得到显著提高。本设计采用硬件描述语言Verilog HDL进行RTL级代码的编写,并利用Altera公司的Quartus II 7.0综合工具基于Cyclone系列EP3C40F780C6型FPGA芯片对设计进行了综合仿真验证。经验证结果显示,本设计达到了预期的目标。