随着现代半导体工艺的发展,系统芯片(SOC)设计已经发展成为当今的一种主流技术。同时IP核测试复用以及芯片级测试遇到了新的挑战,SOC测试结构也成为业界研究的焦点。　　测试访问机制和核测试包封是SOC测试结构的基础。本文对基于IEEE P1500环的测试包封和基于测试总线的测试访问机制做了研究,包括它们的结构、功能和优化,建立相应的数学模型。　　在对SOC测试结构研究的基础上,本文将量子进化算法应用到SOC测试结构优化中,结合IP核测试调度特点,建立了量子进化算法的数学模型,并从理论上证明算法的收敛性。文章以国际标准片上系统芯片为实验对象,以减小 SOC测试时间为优化目标,通过对量子进化算法中群体尺寸、旋转角度等参数进行优化,确定应用于SOC测试结构优化中量子进化算法参数的初始值。在对SOC测试结构优化过程中,通过对群体观测,决定IP核在测试访问机制上的分配以及当前群体中的最佳个体。通过改变量子位观测值对应的概率角,使SOC测试结构优化的解逐步趋于最优,实现了基于量子进化算法的SOC测试结构优化。　　最后,文章建立基于量子进化算法的SOC测试结构优化流程,以国际标准片上系统芯片集中部分电路为实验对象,以参数的经验值作为量子进化算法中参数的初始值,以减小SOC测试时间为优化目标,进行仿真实验。实验结果表明,与线性规划算法、启发式算法以及遗传算法相比,量子进化算法能够获得较短的测试时间。