【摘 要】
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RISC-V处理器架构具有完全免费开放、架构简单、自定制扩展指令集等特点,在So C(System on Chip)设计中得到了广泛应用。本文基于RISC-V处理器架构,设计了一款支持RV32IM指令子集的处理器内核,其中包括了47条基本整数指令和扩展的8条整数乘除法指令,该处理器内核采用了精简三级流水线技术去设计,并带有静态分支预测功能,主要核心模块有流水线模块、流水线控制模块、中断异常模块以及
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RISC-V处理器架构具有完全免费开放、架构简单、自定制扩展指令集等特点,在So C（System on Chip）设计中得到了广泛应用。本文基于RISC-V处理器架构,设计了一款支持RV32IM指令子集的处理器内核,其中包括了47条基本整数指令和扩展的8条整数乘除法指令,该处理器内核采用了精简三级流水线技术去设计,并带有静态分支预测功能,主要核心模块有流水线模块、流水线控制模块、中断异常模块以及调试模块。基于该处理器内核,集成了一个So C平台,该So C的外设模块通过Wishbone总线进行互联,并采用哈佛结构的存储器结构,将指令存储器和程序存储器分开。基于集成的RISC-V So C平台上,开发了与之配套的软件开发工具包SDK（Software Development Kit,SDK）,它主要包含板级支持包（Board Support Package,BSP）和一些软件示例,并基于Platform IO搭建了Windows图形化集成开发环境IDE（Integrated Development Environment）,便于基于该So C平台进行嵌入式软件开发。为了仿真验证该RISC-V So C的系统功能,创建了一个测试平台Test Bench,分别对处理内核和各个外设模块进行功能仿真。然后将集成的So C基于FPGA实现一个完整So C FPGA原型平台,并进行了系统的板级验证。最后,在So C的FPGA原型平台上运行了相应的软件示例和Core Mark跑分程序,该So C的工作频率为50MHz,其Core Mark跑分为2.2,并可以运行Free RTOS操作系统。
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