随着晶体管尺寸的缩小,SRAM(Static Random Access Memory,静态随机存储器)的静态漏电流不断的增长。由SRAM的静态漏电流产生的静态功耗在整个SOC(System On Chip,片上系统)芯片总功耗中的比例不可忽视,因此优化SRAM的静态漏电流成了设计SOC低功耗芯片的关键之一。本论文基于40纳米低功耗工艺,通过对SRAM位单元内NMOS的halo结构进行优化,以此实现降低SRAM静态漏电流的目的。在40纳米低功耗工艺中,业界普遍采用两步halo离子注入工艺来形成SRAM位单元内NMOS的halo结构,第一步以硼原子作为离子源,第二步以铟原子作为离子源。在第二步halo离子注入过程中引入铟原子会带来两个致命缺陷:1、由于铟较低的扩散系数,在halo附近形成突变的PN结,该PN结的内建电场增强,会使晶体管的BTBT(Band To Band Tunneling,带到带)电流增加,2、由于铟较大的原子质量,在离子注入时会引入间隙硅原子,会使得晶体管的器件性能的降低。针对传统halo结构存在的缺陷,本论文提出了一种优化halo结构的新方法:通过一步离子注入工艺仅注入硼原子来形成halo结构,使由LDD(Lightly Doped Drain,轻掺杂漏区)与halo构成的PN结从突变结变成缓变结。该方法可以大幅度的减小NPG(NMOS Pass Gate,选通管)晶体管与NPD(NMOS Pull Down,下拉管)晶体管的PN结反偏漏电流,从而使得SRAM位单元的静态漏电流显著改善。最终的实验结果表明,在halo离子注入过程中阻止铟原子的注入且增加硼注入能量,可以在不牺牲SRAM位单元性能的情况下使单个SRAM位单元的静态漏电流从41.1pA降低到28.4pA,实现30.9%的漏电流降幅。