在科学技术和数字信息化社会的不断推进的背景下,数据的爆炸式增长带来了对传统高性能计算体系的严苛挑战。随着半导体技术逐步接近物理极限,单平台处理器的性能提升难以满足人们对算力的需求。面对算法复杂度和系统性能需求的不断增加,结合了不同架构优势的异构计算平台展现出了巨大的潜力。而在异构系统的协处理设备中,FPGA因其高能效和低延时的优异特性,在信号处理、高频交易和人工智能等领域有着广阔的应用前景。同时,Open CL标准这一异构平台框架的提出和应用,也为基于FPGA的异构计算带来了新的思路。在该背景下,Altera和Xilinx厂商将开放式计算语言（Open CL）和FPGA结合,提出了基于高层次语言的硬件开发手段和CPU+FPGA的异构计算平台,一定程度上改善了传统FPGA开发流程长、门槛高的难点,使得软件开发人员可以在C环境下进行高效的FPGA应用设计,实现高性能低功耗的异构计算系统。本文以嵌入式多FPGA异构计算系统设计为题,首先对Open CL标准下的异构计算进行介绍,引入SRIO高速串行总线协议、AXI片上总线传输协议和高层次综合等异构平台搭建所需技术,阐述了FPGA上的Open CL实现机制和优化策略。完成对异构计算系统搭建的调研后,从软件端架构、通信、硬件平台框架等多个层次对基于Open CL标准的CPU+多FPGA的嵌入式系统及相应开发平台进行探索和设计,重点阐述了基于SRIO的通信设计、FPGA片上的指令和数据传输结构、内核的开发和控制以及事件反馈机制等。在VPX基础规范下,将本文的Open CL异构计算系统设计部署在T4240 CPU+多VX690 FPGA的嵌入式系统上,使用SRIO交换结构实现设备间通信。同时,设计雷达分辨率提升的算法链示例（算法链包含MTI预处理、脉冲压缩和相参积累3个子算法内核,使用HLS方法对内核进行开发和优化）用于系统的验证和性能测试,子算法内核分别在不同的FPGA板卡上进行集成。验证结果表明本文设计的嵌入式多FPGA异构计算系统正确实现了Open CL标准框架下的异构计算和相应的API功能,处理结果与MATLAB计算结果进行比较,最大误差小于10^-5。在系统性能方面,SRIO接口传输效率达到86.55%,DDR接口传输效率达到76.48%。利用多流水线复制、设备间数据直接传输和多帧流水并行策略,该异构系统相较于CPU的处理效率有9.2倍的显著提升。相较单一FPGA平台上的计算,所采用的优化设计也提升了78.4%处理效率,实现了Open CL框架下高效的多FPGA异构计算。