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分辨率是互补金属-氧化物半导体(Complementary Metal-Oxide Semiconductor,CMOS)图像传感器是一个重要指标,分辨率越高越能分辨图像中的细节,因此超大阵列CMOS图像传感器在航空航天、机器视觉、医疗成像等领域具有极其重要的应用价值。随着CMOS传感器像素阵列的提升,其芯片尺寸也越来越大,其列总线长度、寄生电阻迅速增大,导致列总线上电流压降越来越大,引起严重的非理想效应。本论文针对大阵列图像传感器非理想因素问题,开展理论分析、数学建模和电路设计优化。本文研究了用于超大阵列CMOS图像传感器的像素结构、模数转换器(Analog-to-Digital Converter,ADC)集成方法和ADC结构。研究了信号传输路径列总线寄生效应,建立列总线静态寄生模型。利用这个模型,对寄生效应带来的非线性和动态摆幅降低等非理想因素进行了定量分析,提出了布局优化的设计优化方法。大尺寸传感器由于超过掩膜板最大尺寸限制,需要图像传感器版图拼接技术。论文根据拼接要求,设计了传感器架构,完成读出模块电路设计,采用模拟域相关双采样和失调存储技术以降低读出噪声。仿真结果表明:采用布局优化的方法在均匀光照下,图片灰度的标准差峰值从16.25下降到1.44,示例图片的峰值信噪比从58.0dB提高到了90.33dB。本文采用了110nm CMOS工艺进行设计,每列宽度为6μm,尺寸为2556μm×4265.101μm,采样周期为24.36μs,微分非线性达到了-0.0155LSB/0.0063LSB,积分非线性达到了-18.70LSB。因此,采用布局优化的方法可有效降低超大阵列下的列总线非理想因素。