近年来,为了使芯片的上市周期缩短提高效率,节省成本,SoC（System on Chip）已经开始推广运用能够复用的IP（Intellectual Property）核,DDR4的主流速度达到了2133Mbps,在业内使用量较高。而与DDR相匹配的DDR PHY（Physical）常被当作一个高速IP核来使用,当DDR PHY作IP使用时,由于使用者对内部架构和设计并不完全了解,很多时候使用者把DDR PHY当一个黑匣子来处理,正常使用时输入输出端口是被集成到SoC中的,这样端口就缺失了本该有的可控性和可观性,从而给可测性设计的集成和验证带来巨大的难度,需要对DDR PHY进行具体的DFT设计。本文是对一款无线连接芯片中片外存储器的高速接口DDR PHY进行自身的DFT（Design For Testability）集成设计和验证,给出了测试DDR PHY的DFT结构,以及验证方法和结果。创新点和难度体现在以下几个方面:（1）对DDR PHY的数字逻辑和PHY内部的寄存器以及整个电路的每个节点进行测试。通过对原本逻辑进行规划测试电路,包括测试时钟以及测试模式划分等,内部插入DFT电路进行扫描测试,利用移位寄存器实现测试数据的输入,然后捕获,观测输出值是否正确。测试方法包括Stuck-at测试（内部的触发器替换为可扫描触发器串成扫描链）,会遍历到电路的每个节点。以及At-speed测试,即高速测试,会使用OCC（on chip clock）电路内部产生所需的高速时钟,这是为了测试DDR PHY在它设计的频率下能不能正常运行,并且可以让电路具有可控性和可观性,电路测试由繁变简,测试精度和准确率也不断提高,最后利用ATPG自动测试向量生成工具产生的测试向量,实现了Stuck-at测试故障覆盖率为97.25%,Transition测试覆盖率为92.65%的目标,保证了芯片制造出来的良率。（2）测试DDR PHY传输数据功能的正确性。采用APB（Advanced Peripheral Bus）和BIST（Built-In Self Test）内建自测试技术结合的方法进行DDR PHY loopback功能的DFT验证,从APB接口加载测试码控制功能寄存器,进而启动内部的BIST逻辑来控制loopback路径进行数据传输。这对验证DDR PHY模拟和数字路径的高传输速率是极其有效的,还可降低测试成本。最后通过仿真验证其结果,保证DDY PHY收发功能是正确的。（3）进行IOLT（输入输出级）测试。DDR PHY的输入输出接口比较复杂,为了保证整个模块的I/O管脚能够满足直流规格的要求,对其进行输入输出测试,通过采用一种专门用于辅助I/O参数测试的nand tree架构来测试所有的输入输出管脚和双向管脚,实现IO参数测试。并通过仿真验证其结果。本文论文成果已经应用在无线连接芯片设计上,并且现在无线连接芯片正在流片阶段,所以此次研究内容一方面保证了DDR PHY的DFT结构设计合理,传输数据功能正常,而且对相关的工程问题也有借鉴意义。并与后端工程师进行交涉,协助时序收敛,进行最终的时序检查,以及后仿真,还有一系列的sign-off检查,最后再到Tape-out。