数字雷达系统以其高精度、强抗干扰性、高稳定性等特点成为了新一代雷达体系的发展方向,在军事、民用方面都有着十分广泛的应用。传统的基于FPGA+DSP平台的雷达信号处理器,不能满足弹载雷达低功耗、小型化的要求,同时所需的成本也比较高。随着集成电路技术的不断发展与进步,单个芯片的处理能力得到了提升,采用专用集成电路(ASIC)比传统的FPGA+DSP平台处理速度更快、面积更小、功耗更低、可靠性更高,并且易于大规模生产以降低成本,因此有必要采用ASIC技术实现雷达信号处理器的设计。本文基于雷达信号处理的理论知识,主要研究了脉冲多普勒(PD)雷达信号处理器的设计及其ASIC实现。首先对PD雷达信号处理流程进行了研究,确定了数字下变频(DDC)、脉冲压缩(PC)、动目标检测(MTD)所采用的算法;其次分析了基于IP核设计的流水线结构PD雷达处理器的特点,虽然基于IP核的设计缩短了开发周期,且流水线结构的数据吞吐量大,但是由于PD雷达是间歇性工作的,对于发射信号、接收信号、切换相干处理周期(CPI)这三个时间段,每个时间段都只有一个IP核处于工作状态,导致硬件资源利用率很低,针对该缺点本文提出了一种时分复用的处理器结构,根据脉冲压缩长度64~1024和脉冲积累个数8~64可配置的要求并结合各个处理流程的运算特点,分析各个时间段所需要完成的运算量及所需的硬件资源,并完成模块的划分、设计与实现;最后,对本文的设计进行功能验证、电路实现及一致性检查。本论文采用Matlab和Modelsim搭建验证平台,对PD雷达信号处理器进行了功能验证,在不同配置模式下,将雷达信号处理器各个处理过程包括DDC、PC、MTD的处理结果与Matlab模型各个处理过程的处理结果进行对比,计算出两个运算结果的相对误差,其相对误差值为10-4数量级,该精度符合雷达信号处理的要求,说明电路的功能是正确的。本文使用Synopsys公司的综合工具Design Compiler,采用芯原公司0.1版本的SMIC 0.13μm标准工艺库,完成了所设计的PD雷达数字信号处理器的电路实现,该PD雷达信号处理器的工作频率为200MHz,该频率下处理器能实时的完成所需的信号处理,处理器的面积为8858093.855μm2,整个处理器的设计采用时分复用的方式节省了PC IP核和MTD IP核的面积,整体的面积减少了17%。最后通过Formality软件进行了形式验证,确保综合后的门级网表和RTL级代码设计的一致性。