多核(CMP)处理器的流行以及集成电路制造工艺的发展使得存储系统的设计面临空前的压力。如何更好的支持多个处理器核对存储器的并发访问,同时有效降低纳米级工艺下芯片内部的线延迟及功耗,是今后相当长的一段时期内片上缓存系统有待解决的主要难题。片上缓存系统面临的困境给作为处理器设计中重要组成部分的体系结构模拟技术提出了新的挑战。现有的各种体系结构模拟器缺乏对CMP结构片上缓存的有效分析和性能模拟。对于片上缓存在延迟、功耗方面的动态模拟,现有的模型还不够深入细致。针对这些问题,本文对CMP结构下片上缓存系统的模型模拟进行了研究,并设计了CMP结构片上缓存性能模型和多尺度模型。本文所描述的片上缓存性能模型针对FT系列多核处理器的模拟需求,能够完成针对片上缓存系统的体系结构级性能模拟。CMP结构相比于传统单核超标量处理器在片上缓存系统的规模和复杂性上都大大增加,因此缓存性能模型的设计中也涵盖了缓存模块、缓存控制模块、一致性协议等诸多部分。尽量细致而真实的反应缓存的行为特征、使用高效的数据结构和算法、采用模块化的设计并且提供可扩展能力,这些设计思想在模型中被充分的尊重并加以利用。为了验证模型的正确性和可用性,本文利用SPEC2000标准测试程序进行了模拟执行,模拟实验的结果同时也显示了体系结构模拟技术本身的优势,即方便、快捷地显示各种结构参数对于目标系统性能的影响。近年来的许多研究表明,在微体系结构级进行芯片面积、延迟、功耗等指标的优化与电路级相比具有更大的挖掘空间。基于此,本文在研究片上缓存系统的性能模型的同时,参考CACTI和Wattch模型的设计方法,创建了缓存的多尺度模型。作为链接结构模型和底层电路实现与工艺的开放平台,多尺度模型能够依据不同的工艺标准以及结构参数对缓存的面积、延迟、功耗进行快捷而有效地估算。通过进一步与性能模型相结合,多尺度模型可以真实地模拟程序执行过程中片上缓存延迟、功耗指标的动态数值。初步的研究表明,本文所阐述的片上缓存性能模型和多尺度模型能够较好的完成CMP体系结构下对于片上缓存的各种模拟,在相关的科研以及工程领域发挥一定作用。