论文部分内容阅读
半导体技术的飞速发展使芯片的集成度按摩尔定律持续提高，如今可以在单个芯片上集成几亿个晶体管。这就使得集成电路的测试变的越来越复杂，也越来越棘手。常用的可测性设计技术有专项设计、扫描设计、边界扫描设计和内建自测试设计(BIST)。本文的主要工作是对视频叠加芯片VAD-SOC的嵌入式双口RAM进行可测性设计。
为了减少测试生成的代价和降低测试施加的成本，本文采用BIST技术。测试一般基于一定的故障模型，所以本文首先详细分析了存储器件的物理结构及其可能的失效机理并确定了针对双口RAM的故障模型，接下来分析了相关测试算法，采用一种改进的MarchC+测试算法，通过从两个端口同时施加测试来检测故障和节省时间，并把它扩展成字定位的算法来对一个容量为1K×32位的双口RAM施加测试。
在实际应用中，SRAM测试不仅考虑SRAM本身的测试，还有BIST逻辑和周围逻辑电路的测试。本文通过一个包括BIST控制器和SRAM测试环路的测试结构来实现这种功能，相对于典型的单口RAMBIST结构来说只增加了一个地址编码器(scrambler)和地址产生器(rwr-gen)。
本文分别实现了BIST电路的地址计数器、数据发生器、响应比较器和BIST控制器等电路的设计。利用QuartusⅡ对BIST系统进行了仿真，给出了部分仿真波形，证明了这种结构的简单性和减少测试时间的有效性。最后，经初步估算，最终由采用可测性设计而增加的面积将不超过原芯片总面积的5％，增加的引脚数目为7个。