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随着嵌入式处理技术的飞速发展,高性能的嵌入式系统互连必将面临着巨大的挑战。RapidIO互连架构是目前世界上第一个且唯一的嵌入式系统互连国际标准(ISO/IEC18372),能够满足嵌入式设备的广泛应用与基本需求。从RapidIO展现的优越性,以及国内外发展现状的差距可以看出,RapidIO互连技术在国内无论在应用还是开发方面都处于起步阶段。因此,尝试开发RapidIO IP核就显得尤为重要。RapidIO是基于包交换的互连技术,器件之间通过点对点的全双工通信机制,可以解决总线技术带宽带来的瓶颈。串行RapidIO2.1协议主要分为逻辑层、传输层和物理层。通过对物理层的仔细分析研究,将物理层中的数字控制电路分为流量控制层、串行协议层和物理编码子层,详细阐述了每个子层的工作原理和模块设计思路。运用Verilog硬件描述语言对数字控制电路内部的子模块分别进行建模设计,构建其RTL级电路。为了使设计的物理层IP核具有可测性,构建的内建自测试电路很好的满足了这一要求。提出的改进流水线法的8b/10b编解码相比于传统的查找表法,功耗和面积都有很大的改善；针对5GHz PLL锁相环提出的二进制自动频率搜索算法也较大的缩短了锁定时间,仿真结果为22.51xs。这些关键电路结构的提出,都有助于改善系统的性能。在VCS软件仿真平台下,对串行物理层IP核中的数字控制电路完成了从模块级、环路级和系统级的逐级验证。验证结果表明数字控制电路能够完成错误恢复和流量控制的功能。RapidIO2.1物理层IP核在华力40nm CMOS工艺下流片。在FPGA硬件平台下测试,物理层IP核芯片在5Gbps串行速率下,误码率小于10-13。验证和测试结果显示,物理层IP核的功能和特征参数基本满足RapidIO2.1协议的要求。