随着SOC集成度不断增加以及工艺特征尺寸持续减小,使用可测试性设计针对芯片故障而产生的测试向量数量变的越加庞大,从而造成芯片故障测试成本不断增加。预计芯片的故障测试成本于2020年将超过其制造成本,因此在不降低故障测试覆盖率的前提下,降低芯片的故障测试时间,从而降低其总的成本势在必行。针对这一难题可使用两种方法解决:一是高效的数据测试调度控制网路;二是更加先进的测试方法学。本文将根据Tessent工具关于DFT设计开发流程的特点,采用自顶向下的设计方法,设计出一种基于IEEE标准满足各种电路故障测试需求的SOC测试调度控制网络,用以减小芯片故障测试时间,从而降低故障测试成本。该SOC测试调度控制网络是针对于以下测试策略而设计:数字电路测试采用全扫描测试技术;存储器测试采用MBSIT测试技术;芯片边界测试采用BSCAN测试技术;模拟电路测试采用功能向量测试。设计的主体采用IEEE 1149.7标准的分布式多TAPC扫描拓扑结构,辅以IEEE1687标准的SIB控制网络结构用来访问嵌入式仪器和异质结IP核以及IEEE 1500标准用以针对存储器IP核测试访问。基于这三个IEEE标准的SOC测试调度控制网络通过JTAG的5个引脚就可实现对各类测试数据的调度。具有占用PAD资源少,结构简单,易于操作,易于继承,可扩展性强等优点。本文围绕SOC测试调度控制网络主要做了以下几个方面的工作:1)介绍三个IEEE标准的工作原理。按照层级关系详细对IEEE 1149.7的6个功能层级的主要功能进行介绍;详细介绍了IEEE 1687和IEEE 1500标准的结构以及主要功能模块的工作原理。2)根据对三个IEEE标准的各自功能特点,测试策略和项目开发对该网络的要求进行综合分析,得出SOC测试调度控制网络架构并进行模块划分,形成CLTAPC,DFX,HOST,SIB,LVTAP,WTAP以及TAP控制网络,共7个典型模块。3)对SOC测试调度控制网络架构的7个模块进行详细的设计,包括模块接口的定义,功能描述,指令和数据寄存器定义等。4)根据整个测试调度控制网络的功能特征,分析抽取了7类测试点。采用C语言编写确定性测试方法搭建的系统级测试用例。使用VCS工具对测试用例进行仿真验证,并对波形的执行过程进行详细分析。仿真结果表明所设计的基于IEEE标准的SOC测试调度控制网络能够正确的对各类测试数据进行调度,达到预期效果。