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卷积码的Viterbi译码算法已经被广泛地应用到通信和信号处理的各个领域.为了兼顾性能和面积,文中设计的（2,1,7）卷积码的Viterbi译码器采用串并结合的方式,对译码器的核心部分加比选单元作出了较大改进,在性能和资源的占用等方面较传统的译码器有了较大改善.
基于FPGA的高性能Viterbi译码器的设计
【摘 要】
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卷积码的Viterbi译码算法已经被广泛地应用到通信和信号处理的各个领域.为了兼顾性能和面积,文中设计的（2,1,7）卷积码的Viterbi译码器采用串并结合的方式,对译码器的核心部分加
【机 构】
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哈尔滨工业大学深圳研究生院
【出 处】
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微电子学与计算机
【发表日期】
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2010年7期
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