【摘 要】
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针对当前FPGA芯片编程下载（配置）电路结构上的不足导致位流下载回读吞吐率较低问题,设计了一种流水线编程下载电路结构,将位流下载分两级流水线并行实施,第一级通过快速解析位
【机 构】
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复旦大学专用集成电路与系统国家重点实验室
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针对当前FPGA芯片编程下载（配置）电路结构上的不足导致位流下载回读吞吐率较低问题,设计了一种流水线编程下载电路结构,将位流下载分两级流水线并行实施,第一级通过快速解析位流的指令集实现数据包的分拆,第二级将解析出的数据包送达内部编程点相应的字线与位线.采用与电路结构兼容的32位并行CRC32技术校验下载位流,以增强位流下载可靠性,并采用帧ECC电路对回读位流进行单比特纠错与多比特检错（SECDED）.验证结果表明,该设计在内部振荡器频率为150MHz的情况下外部配置端口的最高吞吐率为3 680Mbps,在
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