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H．264标准中的二进制算术编码算法复杂，用软件实现起来速度慢，编码一个信号需要多个时钟周期。结合硬件实现特点，对算法流程进行合理优化，采用流水线设计方法，电路结构采用VerilogHDL进行RTL级描述，在Synplify平台上进行FPGA综合，介绍了H．264中二进制算术编码的FPGA实现方案。编码速度达到1b／cycle，工作频率达到75．7MHz，完全可以应用于视频图像的实时编码中。