【摘 要】
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为在现场可编程门阵列（FPGA）平台上更高效地实现祖冲之算法,提出一种新的硬件实现方法.利用祖冲之算法的迭代特性、并行特性以及模加的性质,减少加法器的使用数量,包括使用资源
【机 构】
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西安电子科技大学通信工程学院,北京电子科技学院
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为在现场可编程门阵列（FPGA）平台上更高效地实现祖冲之算法,提出一种新的硬件实现方法.利用祖冲之算法的迭代特性、并行特性以及模加的性质,减少加法器的使用数量,包括使用资源占用少、延时少的简单加法器替代资源占用多、延时长的进位保留加法器以及mod（231-1）加法器,实现祖冲之算法关键路径中多次mod（231-1）加法运算.使用QuaausⅡ与ISE软件进行了仿真验证,结果表明,该方法在芯片资源占用仅为305个slice的情况下达到了5.322 Gb/s的吞吐量,与目前已有的最优实现方法相比,芯片资源占用
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