多扫描链相关论文
提出一种基于多扫描链测试集分组列相容的压缩方法,可以有效降低芯片测试数据量。该方法是将测试集按多扫描链结构排列之后,采用对......
随着现代工业技术的不断发展,数字电路的集成度越来越高,系统芯片(System-on-a-Chip,SoC)上集成的知识产权核(Intellectual Proper......
随着电子制造业技术的不断进步,集成电路的规模和复杂度日益增加,功能也越来越多。这在给人们的生活带来很多便利的同时,却使得集......
文章提出了一种新颖的多核并行测试方法.该方法首先整合多个被测芯核的测试集,接着应用多扫描链相容压缩和距离标记方法压缩测试数......
随着深亚微米工艺的出现，片上系统(SOC System on Chip)和甚大规模集成电路成为现实，更多的集成意味着芯片中可能存在更多的故障。另......
提出了一种基于多扫描链Multi-capture结构的扫描链优化算法,通过构造具有最小相关度的多扫描链结构,并利用Multi-capture内部响应......
本文提出了一种新的基于初始状态的并行折叠计数结构，并给出了建议的多扫描链的BIST方案．与国际上同类方法相比，该方案需要更少的测试......
由于多扫描链测试方案能够提高测试进度,更适合大规模集成电路的测试,因此提出了一种应用于多扫描链的测试数据压缩方案.该方案引......
本文在交迭测试体系[2,3]的基础上提出了一种多扫描链的区间构造法，对于确定的测试向 量集能够显著地减少测试应用时间。该构造方法......
运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一......
为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上......
为压缩内建自测试（BIST）期间所需测试数据存储容量，提出了一种新的基于测试数据两维压缩的BIST、方案。建议方案首先使用多扫描链相容......
文章提出了一种基于多扫描链相容压缩的距离标记压缩方法，该方法可以有效压缩芯片测试数据量。此方法利用相容压缩和基于差分的编码......
针对相容压缩方法对确定位分布不平衡的测试数据集的压缩效果不佳的问题,将测试集按多扫描链结构排列后,根据向量之间相同相容关系......
为了减少测试数据和测试时间,该文提出一种基于镜像对称参考切片的多扫描链测试数据压缩方法。采用两个相互镜像对称的参考切片与......
为适应某型国产航电设备故障的实时自检测及定位需要,设计一个针对自测试电路的芯片级BIST控制器。传统的测试方法存在测试时间长......
针对基于多扫描链的内建自测试技术 ,提出了一种测试向量生成方法 .该方法用一个线性反馈移位寄存器 (L FSR)作为伪随机测试向量生......
随着半导体技术的发展,集成电路的复杂性越来越高,由此导致了测试数据量的不断增大、测试功耗的不断提高以及测试时间的持续增长,......
随着集成电路制造工艺的不断发展,单个芯片上集成的晶体管数目越来越多,通过复用各种IP芯核,片上系统(SoC, System-on-Chip)的功能......
