时钟树相关论文
随着集成电路工艺技术的进步，集成电路的设计规模越来越大，频率越来越高,设计难度逐渐增加。其中时钟信号因为其具有最大扇出、最长......
以TSMC 40 nm工艺为基础,使用Synopsys最新布局布线工具ICCII进行时钟树综合.首先利用传统门控时钟技术来降低时钟树动态功耗,在此......
近阈值下时钟树设计包括拓扑设计和缓冲器插入。在近阈值下,由于晶体管延迟及其波动相比常电压显著增加,为了获得更高性能的时钟树......
近阈值电压下电路具有最高的能效比。然而相比于常电压,近阈值下时钟偏差会增加,此外时钟偏差的波动会变大,使电路的可靠性降低。......
在数字集成电路设计中,降低电压能够有效降低时钟树上的功耗,是实现芯片低功耗的有效手段。但当电压降低到近阈值电压附近,时钟单......
随着半导体产业与生产技术的成熟发展,及逻辑单元工艺尺寸的不断减小,数字逻辑状态维持的临界电压不断下降,由各种辐射因素带来的......
采用后布局EDA工具来验证晶片设计,是晶片投产前检查的最后一次机会。选用适当的EDA工具,有助于下决心是否迈出千金一掷的那一步。......
Synopsys公司推出的一种独特的工具ECO Compiler,能将工程更改指令自动综合进已经完全综合并进行了布局布线的设计中。从而在IC设......
多级时钟树构造是解决时钟布线问题的关键。本文提出一种新的层次式布线策略，它将拓扑生成。绕障碍DME及BUFFER定位同时进行考虑，避......
本文从消除时钟信号冗余跳变而致的无效功耗的要求出发，提出双边沿触发器的设计思想与基于与非门的逻辑设计．用ＰＳＰＩＣＥ程序模拟证实了该种触......
设计人员和设计管理人员总是有很多有关面对挑战的热门话题。针对用来开发网络芯片的工具和方法学，设计人员讨论了哪些是可取的，哪些......
由于业界对系统时钟复杂度要求的不断提高,锁相环(PLL)已经成为生成多个时钟源的主要技术。通过系统配置,多锁相环设备常常配置成......
本文提出一种新型8位RISC构架MCU设计。该MCU具有二级指令流水线的哈佛型结构,其系统构架明晰,指令集具有可扩展性,编译器简单。
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芯片上导线的物理特性与动态特性决定了一块 IC 的布局,这两种特性不久会决定 IC 的整个体系结构。
The physical and dynamic ch......
由于高性能FPGA具有高功耗的缺点,因此长期以来,被一些对功耗敏感和不易散热的应用拒之门外。这迫使许多设计者不得不选择昂贵的AS......
片上系统(SoC)的设计需求(包括项目规模、设计内容以及设计成功所需的技术)正在同步增长,并且在许多情况下呈指数级增长。商业成功......
随着集成电路加工工艺技术向0.18微米或更小尺寸的继续发展,设计高性能的SOC芯片面对越来越大的挑战。几何尺寸越来越小,时钟频率......
本文研究并开发了一款针对手持设备、内嵌ARM7TDMI内核的系统芯片。在设计这款芯片的过程中,MP3算法的软硬件分割和芯片的低功耗设......
介绍了工作在 1.8V的 8位 12 5 MHz流水线 A/ D转换器 .采用了低功耗的增益自举单级折叠级联运放 ,器件尺寸逐级减小进一步优化功......
随着芯片集成度的提高,对一些功能复杂的系统芯片功耗的管理,已经引起大家越来越多的重视,如何控制好SoC的功耗将成为芯片能否成功......
提出了一种新的准静态单相能量回收逻辑,其不同于以往的能量回收逻辑,真正实现了单相功率时钟,且不需要任何额外的辅助控制时钟,不......
传统的时钟树布线算法可以扩展应用于门控时钟,例如在自底向上的合并过程中采用最小化合并电容方式。然而,当前点的合并,会影响到......
美普思科技公司(MIPS)携手Open-Silicon,Inc.和Dolphin Technology流片成功典型条件下超过2.4GHz的高性能ASIC处理器。这一针对台......
65纳米设计时序收敛问题介绍时序收敛一直是当代ASIC设计物理实现的主要问题,特别是对于那些用于通信产品中的ASIC来说更是如此。......
随着嵌入式系统及数字集成技术的发展,SoC技术作为一种新的引领数字集成电路技术的前沿技术在21世纪的应用越来越广泛。文章对So C......
时钟分布网络设计是高性能集成电路设计中最关键的步骤之一。时钟信号频率高，负载大，连线长，极大地影响着同步系统的性能。在基于标准......
随着VLSI集成电路技术的快速发展,设计快速、准确的GHz时钟电路CAD工具已成为21世纪集成电路物理设计的前沿课题之一,该文围绕着这......
高性能计算HPC(High Performance Computing)芯片是大型服务器和超级计算机等的关键组成部分,其对性能和功耗有着很高的要求。物理......
随着工艺尺寸降低,芯片规模变大,电路的复杂度变得越来越高,为了满足芯片时序、功耗和面积的要求,迭代次数增加,设计周期延长。芯......
针对太赫兹人体安检仪对数据采集的精确性、实时性和同步性的要求,分析了采集系统的幅度非均匀误差、时钟抖动和采样触发抖动问题,......
【摘要】 本文介绍了一个应用于DRAM芯片的延迟时间稳定的时钟树驱动电路。所述的时钟树驱动电路采用一种随电压变化不敏感的驱动......
可能你已经听说过PLL时钟源,它是一种在所有PC主板上产生时钟的器件,亦用于其它电子系统。目前有很种基于PLL的时钟源可供选择,其......
快速增长的功耗是VLSI设计中的重要问题,特别是输入信号中存在毛刺,双边沿触发器的功耗将会显著增大.为了有效降低功耗,提出了一种......
集成电路设计中时钟树网络性能直接决定了芯片的整体性能,而时钟不确定性是影响时钟性能的主要原因.本文了首先分析了时钟不确定性......
介绍了在SoC设计中应用到的功率管理技术，简要地分析了电压岛技术及其优点。结合IBM Cu-08和Cu-11设计工艺，分析了采用电压岛时......
本文采用H型时钟树研究了串扰对时钟完整性的影响,给出了串扰位置、串扰线宽度、串扰线上buffer大小、串扰信号波形对时钟信号延迟......
本文以RF接口模块的后端物理设计与实现为例,使用0.18um工艺,阐述了在集成电路EDA设计工具的辅助下布局布线的具体实现方法,通过对......
深亚微米工艺使得裸片(die)面积减小、芯片频率提高和成本降低，但是与此同时芯片的复杂度成指数增加，在芯片设计过程中复用多个高性......
当输入信号存在毛刺时,双边沿触发器的功耗通常会显著增大,为了有效降低功耗,提出一种基于毛刺阻塞原理的低功耗双边沿触发器.在该......
随着集成电路特征尺寸进入深亚微米阶段，集成电路的物理设计遇到了很多新的问题，时钟线网问题就是要面临的主要问题之一。 在高性......
该论文讨论了针对亚微米和深亚微米超大规模集成电路的时序驱动设计方法.该方法包括了:系统设计、逻辑综合、仿真、静态时序分析、......
